先进制程的竞争，正在从“把线画得更细”转向“把晶体管立起来、把电线搬到背面”。8 月 18 日，韩国媒体 ETNEWS 援引业内人士消息称，台积电已成功完成 A16 逻辑制程的研发与认证（IT之家报道）。这条消息之所以值得注意，是因为 A16 不仅是台积电 2nm 家族的延伸节点，更是它第一个导入“背面电轨”（backside power delivery）的量产制程——一项被业界视为未来十年最重要工艺创新之一的技术，正式从技术论坛上的路线图走进了产线。
事件要点
按照台积电官方口径，A16 预计于 2026 年下半年生产就绪。它的核心变化在于供电方式的根本性重构：
- 供电网络整体搬到晶圆背面。 传统工艺中，供电线路和信号线路挤在晶圆正面的同一套金属布线里，彼此争夺空间。A16 将供电线路全部移至晶圆背面，正面释放出的布线资源可全部用于信号传输，逻辑密度和性能上限随之打开。
- 供电效率显著改善。 更短的电流路径意味着更小的压降（IR drop），对功耗和稳定性都是直接利好。
- 具体数据上，A16 较 N2P 在相同电压下速度提升 8
10%，相同速度下功耗降低 1520%，芯片密度提升约 10%。 台积电还强调，其业界首创的背面接面技术能维持与传统正面供电相同的闸极密度、布局版框尺寸与组件宽度调节弹性——换句话说，设计公司不必为迁移到背面供电而推翻既有的设计方法学。
背面供电为什么成了主战场
对普通读者来说，“背面供电”听起来像工程细节，但它恰好命中了当下芯片设计的两大痛点。
第一是 AI 带来的功耗爆炸。大芯片的电流密度逐年攀升，供电网络不仅要输送更大电流，还得把压降控制在可接受范围内。在正面供电方案下，这意味着越来越厚的金属层、越来越多的布线资源被“消耗”在送电而非传递信号上。
第二是 晶体管微缩的边际收益递减。从 FinFET 到纳米片 GAA，栅极结构仍在演进，但单纯靠缩小尺寸换来的增益越来越薄。把供电搬到背面，等于另开一条赛道，在不改变晶体管本身的前提下榨出额外的密度与能效。
竞争格局同样值得一提。Intel 是这条路线最激进的推动者，其 PowerVia 技术率先随 18A 节点落地，一度被视为对台积电的“技术反超”筹码；三星则计划在 SF2Z 节点导入自家背面供电方案。台积电最初态度相对保守，选择先稳住 N2 量产，再在 A16 上引入新技术。如今研发认证完成，意味着三大代工厂在背面供电上的正面交锋正式打响。
对产业的影响
A16 的目标场景非常明确：HPC 与 AI。对英伟达、苹果这类把功耗和散热当作产品设计第一约束的客户而言，同速功耗降低 15~20% 不是纸面数字，而是可以直接转化为数据中心的电费和终端设备的续航。
更深一层看，A16 是台积电对 2026—2027 年先进制程话语权的一次押注。Intel 18A 虽在背面供电上抢了先手，但 Intel Foundry 的外部客户拓展并不顺利；三星的良率爬坡也是老问题。如果 A16 能按计划量产并顺利上量，台积电在 2nm 时代积累的领先优势将顺势延伸到下一个十年。
简短点评
背面供电并非魔法。它引入了新的工序复杂度：晶圆要被减薄到极致，背面金属化对良率是全新考验，成本上升也几乎不可避免。研发认证完成只是过关斩将的第一步，真正决定成败的仍是量产良率与成本曲线。
但技术方向本身已无悬念。当 AI 芯片把单颗功耗推向千瓦级，芯片的“供电架构”正变得与“计算架构”同等重要。从这个角度看，A16 的意义不止于一个新节点，它宣告先进制程的竞争维度已从二维微缩正式转向三维重构——未来十年，比拼的是谁能把晶体管、布线与电源在立体空间里编排得更聪明。