当晶体管微缩越来越贵、越来越慢，半导体行业把性能增长的赌注，越来越多地押在了「垂直方向」——把芯片堆起来、连起来。8 月 19 日，长电科技（JCET）宣布，已与合作伙伴共同完成 1.5μm 小孔径、17μm 深度、11.3:1 高深宽比 TSV（硅通孔）的样品试制，向完整的硅中介层制备能力又靠近了一步。
一口 11.3:1 的「深井」
TSV（Through-Silicon Via）指穿过硅片的垂直导电通孔，是 3D 堆叠与 2.5D 封装的骨架。HBM 中每一层 DRAM 靠 TSV 垂直串联；CoWoS 类封装里，逻辑芯片与 HBM 之间的硅中介层同样布满 TSV。孔开得越小、排得越密，互连密度就越高、信号路径也越短——代价是工艺难度陡增。
据 IT 之家报道，本次试制覆盖了深硅刻蚀、孔壁绝缘层沉积、阻挡层与种子层沉积、铜填充等关键工序。1.5μm 的孔径配上 17μm 的深度，意味着深宽比达到 11.3:1——粗略类比，相当于在头发丝截面的尺度上，打一口深度是口径十倍以上的井，而且井壁必须均匀镀上绝缘层与金属层，最后用铜把整口井无空洞地填满。任何一道工序的均匀性瑕疵，都会导致孔洞、断路或漏电，直接侵蚀良率。这也解释了为什么较大孔径的 TSV 已被广泛使用，而小孔径高深宽比版本仍是业界竞逐的技术高地。
长电科技表示，此次试制验证了其小孔径、高深宽比 TSV 的工艺研发与协同验证能力，为进一步打通 TSV、再布线（RDL）及相关晶圆级工艺、探索完整硅中介层（Si Interposer）制备能力奠定了基础。从应用方向看，这类能力主要支撑两类场景：一是 3D 堆叠集成，二是以硅中介层为核心的 2.5D 高性能封装——后者正是当下 AI 加速器的标准姿势。
封装为什么会变成主战场
TSV 走红，本质上是 AI 算力需求对芯片架构的倒逼。单颗旗舰 GPU 要贴着动辄上百 GB 的 HBM 工作，而 HBM 的每一层 DRAM 都依赖 TSV 串联；台积电 CoWoS 产能连续多年一票难求，「先进封装」成了各家财报电话会上的高频词。在前道制程红利见顶之后，2.5D/3D 堆叠与 Chiplet 异构集成成了后摩尔时代提升系统性能的主路径——存储芯片要求更高的深宽比刻蚀与填充，先进封装要求更精细的互连，产业链的技术重心正在整体后移。
对中国半导体产业而言，这既是压力，也是窗口。封测（OSAT）本就是大陆相对强势的环节，长电科技长期位居全球委外封测前三；但高端 2.5D/3D 封装与硅中介层，此前基本由头部代工厂把持。值得注意的是，就在同一天，华海清科的新一代晶圆划切装备出机，发往国内先进存储龙头企业——设备端与工艺端的同步推进，说明围绕先进封装的国产链条正在成形。
试制不等于量产
当然，这件事需要被清醒地定位。「样品试制成功」与「规模量产」之间，隔着良率爬坡、成本控制、客户认证与长期可靠性验证——尤其在 11.3:1 这种深宽比下，铜填充的空洞控制是真正的硬仗。与台积电围绕 CoWoS 已经建立的生态位相比，国内硅中介层路线仍有明显距离。
但从产业逻辑看，这一步的信号意义不小：在 HBM 供给紧张、地缘不确定性上升的当下，先进封装能力的战略权重只会继续增加。AI 竞赛正在把封测厂从产业链末端推向台前，而能否借这股东风完成从「封测大国」到「封装强国」的跃迁，TSV 这样的基础工艺，就是绕不开的第一课。